[이코노미스트 이창훈 기자] 삼성전자가 19일(현지시간) 독일 뮌헨에서 삼성 파운드리 포럼 2023을 개최하고, 최첨단 공정 로드맵과 전장(Automotive) 등 응용처별 파운드리 전략을 공개했다.

이날 삼성전자는 최첨단 2나노 공정부터 8인치 웨이퍼를 활용한 레거시 공정 등 다양한 맞춤형 솔루션을 선보였다. SAFE(Samsung Advanced Foundry Ecosystem) 파트너들은 부스 전시를 통해 최신 파운드리 기술 트렌드와 향후 발전 방향을 공유했다.

최시영 삼성전자 파운드리사업부 사장은 “차량용 반도체 시장에 최적화된 공정을 적기에 개발해 자율주행 단계별 인공지능(AI) 반도체부터 전력 반도체, MCU(Micro Controller Unit) 등을 고객 요구에 맞춰 양산해 나갈 계획”이라고 밝혔다. 

삼성전자는 최첨단 2나노 전장 솔루션 양산 준비를 2026년 완료하는 한편, 차세대 eMRAM(내장형 MRAM)과 8인치 BCD 공정 포트폴리오를 확대한다. BCD 공정은 Bipolar(아날로그 신호제어), CMOS(디지털 신호제어), DMOS(고전압 관리) 트랜지스터를 하나의 칩에 구현한 것으로, 주로 전력 반도체 생산에 활용된다. 

삼성전자는 이번 포럼에서 업계 최초로 5나노 eMRAM 개발 계획을 밝히는 등 차세대 전장 파운드리 기술을 선도하겠다는 포부다. eMRAM은 빠른 읽기와 쓰기 속도를 기반으로 높은 온도에서도 안정적인 동작이 가능한 전장용 차세대 핵심 메모리 반도체다.

삼성전자는 2019년 업계 최초로 28나노 FD-SOI(완전공핍형 실리콘 온 인슐레이터) 공정 기반 eMRAM을 탑재한 제품을 양산한 바 있으며, 2024년 완료를 목표로 AEC-Q100 Grade 1에 맞춰 핀펫(FinFET) 공정 기반 14나노 eMRAM을 개발 중이다. 

FD-SOI는 실리콘 웨이퍼 위에 전기가 통하지 않는 절연막을 형성하고 그 위에 트랜지스터를 구성하는 기술이다. 트랜지스터 동작 시 발생하는 누설 전류를 크게 줄일 수 있다. 

AEC-Q100은 자동차 부품 협회에서 자동차 전자 부품에 대한 신뢰성 평가 절차 및 기준을 규정한 것으로, 전 세계에서 통용되는 기준이다. 

삼성전자는 2026년 8나노, 2027년 5나노 eMRAM 포트폴리오를 확대할 계획이다. 8나노 eMRAM의 경우, 이전 14나노 대비 집적도 30%, 속도 33%가 증가할 것으로 기대된다.

삼성전자는 8인치 BCD 공정 포트폴리오도 강화한다. 현재 양산 중인 130나노 전장 BCD 공정을 2025년 90나노까지 확대한다. 90나노 전장 BCD 공정은 130나노 대비 약 20%의 칩 면적 감소가 기대된다. 

삼성전자는 DTI(Deep Trench Isolation) 기술을 활용해 전장향 솔루션에 적용되는 고전압을 기존 70볼트에서 120볼트로 높일 예정이다. 130나노 BCD 공정에 120볼트를 적용한 공정 설계 키트를 2025년 제공할 계획이다. DTI는 트랜지스터 사이의 간격을 줄이고 전류 누출과 과전류로 인해 소자 특성이 저하되는 현상을 개선시켜, 전력 반도체의 성능을 더욱 향상시키는 기술을 말한다. 

삼성전자는 SAFE 파트너, 메모리, 패키지 기판, 테스트 전문 기업 등 20개 파트너와 함께 최첨단 패키지 협의체 MDI(Multi Die Integration) 얼라이언스를 구축했다. 최첨단 패키지 협의체를 주도하며 전장과 고성능 컴퓨팅(HPC) 등 응용처별 차별화된 2.5D, 3D 패키지 솔루션을 개발해 나갈 예정이다.

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